中国澳门PCI-E测试系列

规范中规定了共11种不同的Preshoot和De-emphasis的组合，每种组合叫作一个 Preset,实际应用中Tx和Rx端可以在Link Training阶段根据接收端收到的信号质量协商 出一个比较好的Preset值。比如P4没有任何预加重，P7强的预加重。图4.3是 PCIe3.0和4.0标准中采用的预加重技术和11种Preset的组合(参考资料：PCI Express@ Base Specification4 .0) 。对于8Gbps、16Gbps 以及32Gbps信号来说，采用的预加重技术完 全一样，都是3阶的预加重和11种Preset选择。pcie物理层面检测,pcie时序测试；中国澳门PCI-E测试系列

项目2.12SystemReceiverLinkEqualizationTest:验证主板在压力信号下的接收机性能及误码率，可以和对端进行链路协商并相应调整对端的预加重，针对8Gbps和16Gbps速率。·项目2.13Add-inCardPLLBandwidth:验证插卡的PLL环路带宽，针对时钟和所有支持的数据速率。·项目2.14Add-inCardPCBImpedance(informative):验证插卡上走线的PCB阻抗，不是强制测试。·项目2.15SystemBoardPCBImpedance(informative):验证主板上走线的PCB阻抗，不是强制测试。接下来，我们重点从发射机和接收机的电气性能测试方面，讲解PCIe4.0的物理层测试方法。江苏设备PCI-E测试多个cpu socket的系统时，如何枚举的？

在物理层方面，PCIe总线采用多对高速串行的差分信号进行双向高速传输，每对差分  线上的信号速率可以是第1代的2 . 5Gbps、第2代的5Gbps、第3代的8Gbps、第4代的  16Gbps、第5代的32Gbps,其典型连接方式有金手指连接、背板连接、芯片直接互连以及电  缆连接等。根据不同的总线带宽需求，其常用的连接位宽可以选择x1、x4、x8、x16等。如  果采用×16连接以及第5代的32Gbps速率，理论上可以支持约128GBps的双向总线带宽。 另外，2019年PCI-SIG宣布采用PAM-4技术，单Lane数据速率达到64Gbps的第6代标  准规范也在讨论过程中。列出了PCIe每一代技术发展在物理层方面的主要变化。

在之前的PCIe规范中，都是假定PCIe芯片需要外部提供一个参考时钟(RefClk),在这 种芯片的测试中也是需要使用一个低抖动的时钟源给被测件提供参考时钟，并且只需要对 数据线进行测试。而在PCIe4.0的规范中，新增了允许芯片使用内部提供的RefClk(被称 为Embeded RefClk)模式，这种情况下被测芯片有自己内部生成的参考时钟，但参考时钟的 质量不一定非常好，测试时需要把参考时钟也引出，采用类似于主板测试中的Dual-port测 试方法。如果被测芯片使用内嵌参考时钟且参考时钟也无法引出，则意味着被测件工作在 SRIS(Separate Refclk Independent SSC)模式，需要另外的算法进行特殊处理。为什么PCI-E3.0的一致性测试码型和PCI-E2.0不一样？

Cle4.0测试的CBB4和CLB4夹具无论是Preset还是信号质量的测试，都需要被测件工作在特定速率的某些Preset下，要通过测试夹具控制被测件切换到需要的设置状态。具体方法是：在被测件插入测试夹具并且上电以后，可以通过测试夹具上的切换开关控制DUT输出不同速率的一致性测试码型。在切换测试夹具上的Toggle开关时，正常的PCle4.0的被测件依次会输出2.5Gbps、5Gbps-3dB、5Gbps-6dB、8GbpsP0、8GbpsP1、8GbpsP2、8GbpsP3、8GbpsP4、8GbpsPCI-E 3.0测试发送端变化；宁夏PCI-E测试维保

为什么没有PCIE转DP或hdmi？中国澳门PCI-E测试系列

并根据不同位置处的误码率绘制出类似眼图的分布图，这个分布图与很多误码仪中眼图扫描功能的实现原理类似。虽然和示波器实 际测试到的眼图从实现原理和精度上都有一定差异，但由于内置在接收芯片内部，在实际环 境下使用和调试都比较方便。PCIe4.0规范中对于Lane Margin扫描的水平步长分辨率、 垂直步长分辨率、样点和误码数统计等都做了一些规定和要求。Synopsys公司展 示的16Gbps信号Lane Margin扫描的示例。克劳德高速数字信号测试实验室中国澳门PCI-E测试系列